Modelsim是一款专业的HDL语言仿真软件，他有se、de、pe等多个版本，对应Altera和Silinx还有对应的OEM版本，本次带来的就是所有的版本功能最强速度最快的这款—Modelsim SE 10.4a，该版本全面支持VHDL和Verilog语言的IEEE 标准，支持C/C++功能调用和调试e-level）的代码。
Modelsim能提供友好的仿真环境还有业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器，采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。
主要特点：
· RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
· 单内核VHDL和Verilog混合仿真；
· 源代码模版和助手，项目管理；
· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；
· C和Tcl/Tk接口，C调试；
· 对SystemC的直接支持，和HDL任意混合；
· 支持SystemVerilog的设计功能；
· 对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
· ASIC Sign off。
· 可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。
Modelsim SE安装教程：
1、在本站下载并解压，得到modelsim-win64-10.5-se.exe安装程序和crak破解文件夹，双击主程序运行安装，点击下一步
2、点击浏览选择安装路径，点击下一步
3、点击同意
4、正在安装中，时间会比较长，耐心等待一会儿
5、创建桌面快捷方式，点击是
6、需要重启计算机，点击是
7、选中Modelsim SE 10.5，右键，双击打开软件安装位置，将crak破解文件夹中的MentorKG.exe、mgls.dll以及patch64_dll.bat复制到软件安装目录下的Win64文件夹内
8、进入安装目录下的win64 文件夹找到mgls.dll mgls64.dll两个文件，右键点击属性，去掉只读属性。
9、运行patch_dll.bat生成license文件后会自动用记事本打开license.txt.生成的license.txt，保存在安装目录中
10、右键点击我的电脑，点击属性>高级系统设置>高级>环境变量>新建，新建用户环境变量【MGLS_LICENSE_FILE】，变量值为license放置的目录，例如：【C:\modeltech64_10.5\win64\LICENSE.TXT】,点击确定即可破解成功
软件特色
1、统一的混合语言模拟引擎，易于使用和性能
2、Verilog的原生支持，用于设计的SystemVerilog，VHDL和SystemC，用于有效验证复杂的设计环境
3、快速调试，易于使用，多语言调试环境
4、高级代码覆盖和分析工具，可实现快速覆盖范围
5、交互式和后期模拟调试可用，因此两者都使用相同的调试环境
6、强大的波形比较，便于分析差异和错误
7、统一覆盖数据库，具有完整的交互式和HTML报告和处理功能，可以在整个项目中理解和调试覆盖范
8、与HDL Designer和HDL Author相结合，可实现完整的设计创建，项目管理和可视化功能
功能介绍
1、高级代码覆盖率
ModelSim的高级代码覆盖功能和易用性降低了利用这一宝贵验证资源的障碍。
ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。 所有覆盖信息都存储在统一覆盖数据库（UCDB）中，该数据库用于收集和管理高效数据库中的所有覆盖信息。 可以使用分析代码覆盖率数据的覆盖率实用程序，例如合并和测试排名。 覆盖结果可以交互式查看，模拟后或多次模拟运行合并后查看。 代码覆盖度量可以按实例或设计单位报告，从而提供管理覆盖数据的灵活性。
支持的覆盖类型包括：
声明报道
运行期间执行的语句数
分行报道
影响HDL执行控制流的表达式和case语句
条件覆盖
将分支上的条件分解为使结果为true或false的元素
表达范围
与条件覆盖相同，但涵盖并发信号分配而不是分支决策
重点关注表达
以确定覆盖结果的表达式的每个独立输入的方式呈现表达覆盖率数据
增强的切换覆盖范围
在默认模式下，计数从低到高和从高到低的转换;在扩展模式下，计算与X的转换
有限状态机覆盖
州和州的过渡覆盖范围
2、混合HDL仿真
ModelSim将仿真性能和容量与模拟多个模块和系统以及实现ASIC门级别签核所需的代码覆盖和调试功能相结合。 全面支持Verilog，SystemVerilog for Design，VHDL和SystemC为单语言和多语言设计验证环境提供了坚实的基础。 ModelSim易于使用且统一的调试和仿真环境为当今的FPGA设计人员提供了他们不断增长的高级功能以及使他们的工作高效的环境。
3、有效的调试环境
ModelSim调试环境为Verilog，VHDL和SystemC提供了广泛的直观功能，使其成为ASIC和FPGA设计的首选。
ModelSim通过智能设计的调试环境简化了发现设计缺陷的过程。 ModelSim调试环境有效地显示设计数据，以便分析和调试所有语言。
ModelSim允许在保存结果的仿真后以及实时仿真运行期间使用许多调试和分析功能。例如，coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态和转换，语句，表达式，分支和切换覆盖率。
信号值可以在源窗口中注释并在波形查看器中查看，从而简化了对象及其声明之间以及访问文件之间的超链接导航的调试导航。
可以在列表和波形窗口中分析竞争条件，增量和事件活动。可以轻松定义用户定义的枚举值，以便更快地了解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。
ModelSim与Mentor的旗舰模拟器Questa?共享一个共同的前端和用户界面。这使客户可以轻松升级到Questa，因为他们需要更高的性能并支持高级验证功能。
Modelsim主要特点RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；
单内核VHDL和Verilog混合仿真；
源代码模版和助手，项目管理；
集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual Object、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；
C和Tcl/Tk接口，C调试；
对SystemC的直接支持，和HDL任意混合；
支持SystemVerilog的设计功能；
对系统级描述语言的最全面支持，SystemVerilog，SystemC，PSL；
ASIC Sign off。
可以单独或同时进行行为（behavioral）、RTL级、和门级（gate-level）的代码。
